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快速解决PCB高速系统中的信号完整性

编辑:PCB    来源:未知    发布时间:2019-07-30 14:00    浏览量:
快速解决PCB高速系统中的信号完整性问题随着数据速率的提高,信号完整性问题已成为设计工程师考虑的最关键因素。数据速率的这种指数级增长可以在手持移动设备和消费类显示产品等高带宽路由器/交换机等应用中看到。抖动(噪声)是降低设计中信号完整性水平的主要原因。除了使用布板,阻抗匹配和更昂贵的材料来实现信号完整性增强技术之外,设计人员还可以简单地在设计中添加均衡器等抖动接收器,以解决抖动问题。
 
通过这种方式,设计人员不必专注于信号完整性问题,而是专注于系统的核心设计。信号布线在过去经常被视为一个简单的概念,并且视频信号,语音信号或来自布线视点的数据信号之间没有区别。因此过去很少有人关心信号布线。然而,现在情况已完全改变。视频信号传输速度现已达到每通道3.3Gbps,数据信号远远超过每通道5Gbps。
 
PCI Express,XAUI,SATA,TMDS和Display Port等高速串行标准要求设计团队和工程师不仅要考虑信号完整性问题,还要深入了解它将如何影响系统的性能和可靠性。 。为了掌握这些常识,工程师必须首先了解影响系统中信号完整性的因素。通过增加信号抖动可以观察到系统中信号完整性的损失。系统的总抖动主要由两种抖动组成,即随机抖动和确定性抖动。随机抖动是无限的,基本上服从高斯分布,而确定性抖动是有限的和可预测的。
 
在90%的系统中,确定性抖动是设计工程师必须解决的主要信号完整性问题。确定性抖动包括代码干扰(ISI),占空比失真和周期性抖动,它们分别由带宽限制问题,时钟周期的不对称性以及交叉耦合或EMI问题引起。
 
诸如连接器,PCB布线,长电缆和沿布线放置的其他无源器件等无源器件是确定性抖动的最重要来源。信号频率越高,衰减越大,因此指定数据流中的功率电平不匹配,并且该功率电平不匹配将导致信号中出现ISI。
 
ISI将降低信号完整性,这足以防止接收器从接收端的信号中正确提取任何实际数据。功率电平不匹配的原因是没有设计工程师可以保证设计中的数据传输。数据可以不断变化(0-1-0-1-0-1等),也可以是常数(1-1-1-1-1-1等)。显然,上述6个变化位的无占空比是6“1”恒定数据流的占空比的6倍。由于免税比小6倍,信号频率将高出6倍。
 
如果数据流包含这两种类型,则接收器信号将具有非常不同的功率电平,因为频率越高,衰减越大。
 
解决功率不匹配问题大多数高速信号标准规定应尽量减少无变化的连续比特数,例如8B / 10B编码。此编码方案确保数据流不超过4个连续位。
 
但是,仍然可以将接收器信号的高功率部分的4倍。为了补偿功率电平不匹配以降低ISI,设计人员可以使用均衡或去加重技术。
 
均衡技术将增加所有高速位的功率,使高速位和低速位中的接收信号具有相同的功率电平,从而降低功率电平失配。加剧平衡的反面,但目标相同:最小化功率水平不匹配。它是通过降低低速位的功率来完成的,这会增加高速位的功率。
 
因此,加重只能用于发送比特,而均衡只能用于接收比特。这不是消除确定性抖动的唯一方法,但用户最有可能需要某种类型的发射机抖动,例如上述情况会变得更糟。
 
实际的抖动消除方案需要这两种电路。不要让抖动破坏您的设计,因为市场上已经有低成本的信号调理解决方案。平衡和去加重电路的使用消除了长FR线,连接器和长电缆引起的抖动,您不必担心了解信号的细节完整性增强技术,让抖动终结者处理它!

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