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应用HyperLynx解决高速采集板阻抗匹配问题

编辑:PCB    来源:未知    发布时间:2019-04-09 22:06    浏览量:
引言随着数字技术和计算机技术的进步,数字化仪的采样率得到了极大的提高。目前,采样率为10GS / s的数字仪表产品,可以处理5GHz的模拟信号。数字化仪采样率提高的根本原因是AD5463采用AD采样芯片的速度提高,AD5463采用12位AD采样芯片,采样速率高达500MSPS。随着设备时钟频率的增加,信号完整性问题变得更加严重。对于大多数电子产品,当时钟频率超过100MHz时,信号完整性问题变得很重要。时钟频率的增加使得控制特性阻抗和良好的传输线终端变得很重要。特征阻抗不会发生变化,良好的终端将从根本上消除振铃现象,在一定条件下,串扰和地弹以及轨道坍塌都会在一定程度上降低。 HyperLynx是Mentor的产品,它在布局布线之前提供预模拟,在布局布线之后提供后模拟。使用HyperLynx计算差分阻抗可简化设计过程,从而获得更高效和准确的结果。
 
本文利用HyperLynx作为辅助,解决了高速数据采集板遇到的阻抗匹配问题。
 
采集板技术指标及关键器件选择本设计中高速数据采集板的技术指标如下:a)垂直分辨率12BIT; B)双通道同时工作交替采样,单通道采样率500MSPS; C)有效分辨率大于或等于10比特; d)信噪比SNR> 62dB。
 
采集板系统的主要器件是ADC芯片,时钟芯片以及通道上的模拟放大器和滤波器。通过对性能指标的综合分析,大家选择ADS5463作为ADC芯片,AD9517-3作为时钟芯片。
 
数据采集??板遇到的阻抗匹配问题主要集中在这两个芯片上。 ADS5463的采样率为500MSPS,垂直分辨率为12位,有效分辨率位数为10.5位。 ADS5463的时钟信号输入幅度范围很宽,输入时钟信号的峰值最大可达3伏。 ADS5463的SNR与时钟信号的幅度,共模电压的大小,温度和电源电压的纹波有关。时钟信号的幅度对信噪比有很大影响,时钟信号的峰值越高,Snr越高。
 
数据输出格式为LVDS级别。 AD9517是一款可编程的12通道时钟发生器。 AD9517内置一个2GHz VCO,可产生高达800MHz的LVDS时钟信号以及1.6GHz LVPECL时钟信号。
 
通过设置寄存器,可以生成不同频率标准和不同频率的时钟输出信号。为了最大化ADS5463的信噪比,AD9517的输出时钟使用LVPECL电平。 LVPECL的信号设置为800mV,输出阻抗非常低,因此具有强大的驱动能力。 ADS5463的输出为LVDS电平,AD9517输出为LVPECL电平,两者均为差分信号。
 
为了控制差分线的阻抗并找到良好的终端方案,下面推导出差分阻抗的定义。
 
差分线的阻抗
 
对于FR4材料的边缘耦合微带线,差分阻抗约为:
 
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在公式中,Zdiff表示差分阻抗,单位为Ω; Z0表示未耦合时的单端特征阻抗,s表示信号线边缘的间距,单位为mil; h表示介质厚度在信号线和返回路径平面之间,FR4介质的介电常数确定公式中的两个系数0.48和0.96。
 
对于FR4材料的边缘耦合带状线,差分阻抗约为:
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在该公式中,FR4介质的介电常数确定公式0.37中的两个系数,2.9,B表示平面之间的总介质厚度,其余为相同的公式(1)。
 
在传输线中,由导线引起的总衰减为:
应用HyperLynx解决高速采集板阻抗匹配问题在公式中,Len表示传输线的长度,单位为In; z0表示传输线的特征阻抗,单位为Ω; w表示线宽,单位为mil; f表示正弦波频率分量,单位是Ghz; acond表示由导线引起的总衰减,单位为dB
 
36该参数与FR4介质的介电损耗因子tan(delta)有关,FR4的介电损耗因子tan(delta)为0.02。
 
阻抗匹配和传输线终端为了使AD采集系统满足设计指标,借助HyperLynx仿真App,完成ADS5463采集系统的板级仿真,减少甚至消除阻抗不匹配引起的振铃或终止错误,使AD采集系统能够在指定频率(500MHz)下正常工作。
 
通过使用上面的公式(1)(2)(3)计算和分析实验结果。
 
高速数字采集板信号完整性验证板的叠层结构如图1所示。
 
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图1验证板的层压结构
 
为了使多层印刷电路板能够满足正常工作时的电磁兼容性和灵敏度标准,应从信号返回路径,电源和形成阻抗两个方面考虑多层印制电路板的分层和堆叠设计。对于多层板中的传输线,驱动器所承受的阻抗主要由信号路径的阻抗和最近的平面决定,而不管实际连接到驱动器返回端的平面如何。对于高速数字电路板,信号线的良好终端非常重要。大家希翼驱动器控制阻抗,以便在设计时轻松实现信号线的良好端接。为了满足阻抗可控的要求,在设计高速数字板时,布线层应与图像平面层相邻,重要的信号线应靠近地层。这里的像平面层是指功率层和层,即信号的返回路径应该是功率层或地层。电路板InnerSignal1上的信号层遵循上述设计原则。
 
InnerSignal1与GND1和VCC1的两个图像平面层相邻,形成带状线结构,通过在设计时控制介质的厚度和线的宽度,便于控制传输线的特征阻抗。除了信号返回路径之外,电源和接地阻抗也是分层时要考虑的因素。为了减少地面抛射物和轨道坍塌,在设计中应尽可能减小电源与地面之间的感知阻抗。为了最小化电源和地之间的感知阻抗,电源平面和接地平面需要相邻且尽可能接近。 FPGA的核电压力在VCC2电源层。
 
电路板VCC2和GND层上的电源层相邻,介质厚度仅为5mil,这将使VCC2和GND之间的电感更小。验证板上的器件是:AD9517时钟芯片用于提供ADS5463时钟,ADS5463用于数据采集,两个FPGA用于Altera企业的StratixII系列EP2S60用于接收和处理AD采集的数据,
 
LT1764五块用于在电路板上提供电源。首先,分析ADS5463的时钟线。为了使ADS5463具有高信噪比,AD9517的输出时钟设置为LVPECL电平。
 
从AD9517到ADS5463的验证板上的时钟线布局如图2所示。
 
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图2:线路的PCB布局图时钟信号采用交流耦合并联终端的方法。图2中的R517是一个并联终端电阻,电阻值为100欧姆。 C523和C522是交流耦合直电容,电容值为0.1Nf,c523和C522的存在将使ADS5463时钟信号与ADS5463自带2.5V参考电平作为共模电压。 R515和R516为零,在此设计中不起作用。由于LVPECL输出是喷射输出结构,因此需要将两个电阻器拉至DC偏置电压。电阻R513和R514用于提供电阻值为200Ω的偏置电压。时钟线clk-,clk +布局在顶层,用于一对边缘耦合微带线。微带线clk-和clk +的结构为:S = 4mil,h = 5mil,Z0 =62.72Ω,介质为FR4。 Zdiff =99.03Ω可以通过公式(1)计算。显然,传输线的特征阻抗与终端电阻R517的电阻值非常不同,并且时钟信号具有非常轻微的反射。 HyperLynx仿真App用于模拟时钟线clk-and clk +。
 
ADS5463时钟输入接收的时钟信号的眼图如图3所示。图3的六边形部分和矩形的边界是眼图的测试模板,其他部分是眼图的眼图。接收端。对于LVPECL电平,噪声容限为200mV。典型输出电压值为800mV,最大阈值电压为300mV。 ADS5463上升时间和下降时间的典型值为500ps(注意:上升时间和下降时间是指上升沿长度和下降20%至80%所需的时间)。基于这些参数,大家为眼图测试设置了一个模板。
 
用于眼图测试的模板是图3中的六边形。
 
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图3:信号眼图模拟结果显示眼图宽度为1ns,眼图高度约为850mV,超调高度约为80mV,接收端的眼图确实如此不要触摸模板。根据以上分析,ADS5463接收的差分时钟信号符合LVPECL电平和ca.n用于AD采集系统。模拟的眼图并不完美,眼图中产生的振铃和过冲的小振幅与端电阻,矫直电容和提供偏置电阻的电阻短路线引起的阻抗变化有关。 。
 
减少这些短桩线的长度将进一步改善眼图的质量。除时钟线外,电路板上另一组需要模拟的重要信号线是ADS5463数据线。 ADS5463 AD通过12位数据总线将数据转换为StratixII进行处理。 AD时钟线模拟完成后,下一步是模拟AD的数据线。
 
电路板上的数据线布局如图4所示。
 
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图4数据线的PCB布局图确认板上的第二组传输线是数据线D5 + / D5-。差分线是ADS5463和StratixII之间的数据线。 ADS5463为发送器,StratixII为接收器,StratixII提供100ΩOmega芯片上端连接。数据传输速率为500MHZ,LVDS级。第二组传输线的长度为2.83英寸,传输线大部分位于Signal1信号层,顶层只有很短的部分。对于D5 +,顶层微带线的长度为105.86mil(0.10586in),D5电缆顶部的微带线长度为95.07mil(0.09507in)。也就是说,发生阻抗突变的传输线的长度足够短,尽管仍然会发生反射,但这些反射会被信号的上升或下降所模糊,以及这些反射对传输信号完整性的影响行可以忽略。
传输线D5 + / D5的特征阻抗由Signal1信号层的一部分确定。对于信号层Signal1部分中D5 + / D5-的带状线; Z0 =52.43Ω,B = 12mil,S = 9mil,介质为FR4。通过式(2),Zdiff =99.13Ω。
 
也就是说,带状线的差分阻抗是Zdiff =99.13Ω。 HyperLynx仿真App用于模拟ADS5463的数据线D5和D5 +。
 
由接收端的StratixII获得的数据信号的眼图如图5所示。
 
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图5数据信号的眼图图5的六边形部分和矩形的边界是眼图的测试模板,其他部分是接收端的眼图。对于LVDS级:TIA / EIA-644A标准规定,如果噪声容限为147mV,则最小输出差分电压为247mV,最大阈值电压为100mV。 StratixII系列器件的LVDS接口最大下降时间为180ps,最大上升时间为160ps(注意:上升时间和下降时间是指上升沿长度和下降20%所需的时间。到80%)。
 
基于这些参数,大家建立了用于眼图测试的模板,用于图像测试的模板是图5中的六边形。模拟结果显示接收端眼图的宽度为2ns,接收高度端眼图约为300mV,最小眼高200mV大于LVDS接收器的要求,接收端??振铃小于20mV。接收端的眼图不会触及模板。
 
传输线D5 + / D5-可以完成500MHz数据传输的任务。图5所示的眼图并不完美,有轻微的塌陷和小铃声。除了传输线D5 + / D5-在不同层的部分阻抗不相同外还有轻微的反射,导致D5 + / D5-眼图由于穿孔的影响而具有一定的振铃原因。
 
媒体损失和皮肤效应导致眼图轻微崩溃。在高密度电路板中,信号线的穿透层不可避免地带来孔。信号线的孔的阻抗通常为25Ω至35Ω。
 
穿孔的阻抗与传输线和孔上的电磁场的不连续性不连续,并且除了电源和接地平面外的外孔之外还没有回流路径。对于由穿孔引起的阻抗突变引起的反射,通常通过增加设计中孔附近的穿孔来改善信号质量。
 
增加的地面穿孔用作传输线的交叉孔处的回流路径。导线上单位长度的损失由两部分组成:一部分是线损引起的衰减,另一部分是介质损耗引起的衰减。趋肤效应是导线损耗的主要原因。介质的耗散因子tan(delta)是介质损失的主要原因。根据公式(3),在D5 + / D5-传输线上产生的衰减为:Acond = 0.3453dB。
 
输入FPGA的电压幅度是ADC输出电压幅度的96%。通过更换介电材料,可以减少由导线引起的损耗,从而改善信号质量。 FR4损耗因子tan(Delta)为0.02,这是常用板的较高值。更换板,如图5所示,六边形部分和矩形边框是眼图的测试模板,其他部分是接收端的眼图。对于LVDS级:TIA / EIA-644A标准规定,如果噪声容限为147mV,则最小输出差分电压为247mV,最大阈值电压为100mV。 StratixII系列器件的LVDS接口最大下降时间为180ps,最大上升时间为160ps(注意:上升时间和下降时间是指上升沿长度和下降20%所需的时间。到80%)。
 
基于这些参数,大家建立了用于眼图测试的模板,用于图像测试的模板是图5中的六边形。模拟结果显示接收端眼图的宽度为2ns,接收高度端眼图约为300mV,最小眼高200mV大于LVDS接收器的要求,接收端??振铃小于20mV。接收端的眼图不会触及模板。
 
传输线D5 + / D5-可以完成500MHz数据传输的任务。图5所示的眼图并不完美,有轻微的塌陷和小铃声。除了传输线D5 + / D5-在不同层的部分阻抗不相同外还有轻微的反射,导致D5 + / D5-眼图因为imp而有一定的振铃原因穿孔行为。
 
媒体损失和皮肤效应导致眼图轻微崩溃。在高密度电路板中,信号线的穿透层不可避免地带来孔。信号线的孔的阻抗通常为25Ω至35Ω。
 
穿孔的阻抗与传输线和孔上的电磁场的不连续性不连续,并且除了电源和接地平面外的外孔之外还没有回流路径。对于由穿孔引起的阻抗突变引起的反射,通常通过增加设计中孔附近的穿孔来改善信号质量。
 
增加的地面穿孔用作传输线的交叉孔处的回流路径。导线上单位长度的损失由两部分组成:一部分是线损引起的衰减,另一部分是介质损耗引起的衰减。趋肤效应是导线损耗的主要原因。介质的耗散因子tan(delta)是介质损失的主要原因。根据公式(3),在D5 + / D5-传输线上产生的衰减为:Acond = 0.3453dB。
 
输入FPGA的电压幅度是ADC输出电压幅度的96%。通过更换介电材料,可以减少由导线引起的损耗,从而改善信号质量。 FR4损耗因子tan(Delta)为0.02,这是常用板的较高值。要更换板,例如RogersRF35(损耗系数为0.0018),大家可以在接收端获得质量更好的眼图。

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