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高速PCB可控性和电磁兼容性的设计

编辑:PCB    来源:未知    发布时间:2019-04-08 19:46    浏览量:
(一)电子系统设计面临的挑战随着系统设计的复杂性和集成度的大规模提高,电子系统设计人员正在进行100MHZ以上的电路设计,总线工作频率已经达到或超过50MHZ,有些甚至超过100MHZ。
 
目前,约50%的设计时钟频率超过50MHz,近20%的设计频率超过120MHz。当系统工作在50MHz时,会产生传输线效应和信号完整性问题,当系统时钟达到120MHz时,除非使用高速电路的设计常识,否则基于传统方法的PCB将无法工作。因此,高速电路设计技术已成为电子系统设计者必须采取的设计手段。
 
只有使用高速电路设计人员的设计技术才能实现设计过程的可控性。
 
(B),什么是高速电路
 
一般认为,如果数字逻辑电路的频率达到或超过45MHZ~50MHZ,并且在该频率下工作的电路已占整个电子系统的一定量(例如,1/3),则为叫做高速电路。事实上,信号边缘的谐波频率高于信号本身的频率,这是由信号的快速变化和下降沿(或信号的跳跃)引起的信号传输的意外结果。
 
因此,一般认为如果线传播延迟大于1/2数字信号驱动器端的上升时间,则该信号被认为是高速信号并产生传输线效应。信号的传输发生在信号状态变化的时刻,例如上升或下降时间。信号从驱动端传递到接收器一段固定的时间,如果传输时间小于上升或下降时间的1/2,那么来自接收端的反射信号将在到达之前到达驱动端。信号改变状态。相反,在信号改变状态之后,反射信号将到达驱动端。
 
如果反射信号很强,则叠加的波形可以改变逻辑状态。
 
(III)高速信号的确定上面大家定义了传输线效应发生的先决条件,但是你怎么知道线路延迟是否大于1/2驱动端的信号上升时间?通常,信号上升时间的典型值可以通过器件手册给出,信号的传播时间由PCB设计中的实际布线长度决定。
 
下图是信号上升时间与允许的布线长度(延迟)之间的对应关系。 PCB板上每单位英寸的延迟为0.167ns。但是,如果穿孔很多,设备引脚很多,网络电缆设置较多,延迟会增加。通常,高速逻辑器件的信号上升时间约为0.2ns。
 
如果电路板上有GaAs芯片,则最大布线长度为7.62mm。 Tr被设置为信号上升时间,TPD是信号线传播延迟。如果Tr≥4Tpd,信号落在安全区域。如果2Tpd≥Tr≥4Tpd,则信号落在不确定的区域。如果Tr≤2Tpd,信号落在问题区域。
 
对于落在不确定区域和问题区域的信号,应使用高速布线方法。
 
(iv)什么是传输线PCB板上的布线可以等效于串联和并联的电容,电阻和电感结构,如下图所示。串联电阻的典型值为0.25-0.55欧姆/英尺,因为绝缘层的并联电阻通常很高。在将寄生电阻,电容和电感添加到实际PCB连接之后,连接上的最终阻抗称为特征阻抗Zo。线直径越宽,越接近电源/接地,或者隔离层的介电常数越高,特征阻抗越小。如果传输线和接收器的阻抗不匹配,那么电流信号的输出和信号的最终稳定状态将不同,这会使信号在接收端产生反射,这个反射信号将是传回信号发射器并再次反射回来。随着能量减弱,反射信号的幅度减小,直到信号的电压和电流达到稳定。
 
这种效应称为振荡,通常可以沿信号的上升沿和下降沿看到信号的振荡。
 
(五),传输线效应
 
基于上述传输线模型的定义,总结出来了传输线将为整个电路设计带来以下影响。
 
•反射信号反射信号
 
•延迟和定时错误延迟和定时错误
 
•多个交叉逻辑级阈值错误False Switching
 
•过冲/下冲和下冲
 
•串扰引起的噪声(或串扰)
 
•电磁辐射EMI辐射
 
5.1反射信号如果线路未正确端接(端子匹配),则来自驱动端的信号脉冲会在接收端反射,从而触发意外的影响并使信号轮廓失真。当变形变形非常显着时,会导致各种误差,导致设计失败。同时,失真变形信号对噪声的敏感性增加,并且还会引起设计失败。
 
如果不充分考虑这一点,EMI将显着增加,这不仅会影响其自身的设计结果,还会导致整个系统的故障。
 
反射信号的主要原因:线路过长;传输线与端部不匹配,电容或电感过大,阻抗不匹配。
 
5.2延迟和定时错误信号延迟和定时错误表明,当信号在逻辑电平的高阈值和低阈值之间变化时,信号在一段时间内保持不变。
 
过多的信号延迟可能导致定时错误和设备功能混乱。当存在多个接收器时通常会出现问题。电路设计人员必须确定最坏情况下的时间延迟,以确保设计正确。
 
信号延迟的原因:驱动器过载,接线过长。5.3多个交叉逻辑电平阈值错误在跳转过程中,信号可能会多次越过逻辑电平阈值,从而导致此类错误。多次交叉逻辑电平阈值误差是信号振荡的一种特殊形式,即信号的振荡发生在逻辑电平阈值附近,多次越过逻辑电平阈值将导致逻辑??功能失调。
 
反射信号的原因:线路过长,传输线未完成,电容或电感过大,阻抗不匹配。
 
5.4过冲和底部冲击过冲和下冲的原因来自两个方面,即长线或信号变化太快。
 
虽然大多数元件接收器都受输入保护二极管保护,但有时这些过冲电平将远远超过元件电源电压范围并损坏元件。
 
5.5串扰
 
当信号通过时,串扰在信号线上的信号线中表现出来,在PCB板上相邻的信号将感知相关信号,大家将其称为串扰。信号线越接近地线,行间距越大,产生的串扰信号越小。异步信号和时钟信号更可能产生串扰。
 
因此,解决串扰的方法是去除串扰信号或屏蔽严重受干扰的信号。
 
5.6电磁辐射EMI(Electro-Magnetic Interference)是电磁干扰,导致包括过量电磁辐射和对电磁辐射敏感两个方面的问题。 EMI表明,当数字系统带电时,电磁波辐射到周围环境,从而干扰周围环境中电子设备的正常操作。其主要原因是电路工作频率过高,布线布线不合理。目前,有用于EMI仿真的App工具,但EMI仿真器价格昂贵,仿真参数和边界条件难以设置,这将直接影响仿真结果的准确性和实用性。
 
最常见的方法是将控制EMI的设计规则应用于设计的各个方面,从而在设计的所有阶段实现规则驱动和控制。
 
(六)避免传输线效应的方法
 
为了应对上述传输线问题的影响,大家讨论了以下列方式控制这些影响的方法。
 
6.1严格控制关键网络电缆的线路长度如果设计中存在高速跳跃边缘,则必须考虑PCB板上传输线路影响的问题。现在常用的具有高时钟频率的快速集成电路芯片存在这样的问题。解决这个问题有一些基本原则:如果使用CMOS或TTL电路进行设计,工作频率小于10MHz,接线长度不应大于7英寸。 50MHz布线长度的工作频率不应大于1.5英寸。如果工作频率达到或超过75MHz,则接线长度应为1英寸。 GaAs芯片的最大布线长度应为0.3英寸。
 
如果超过该标准,则传输线存在问题。
 
6.2合理规划布线的拓扑结构解决传输线效应的另一种方法是选择正确的布线路径和端子拓扑。行走线的拓扑结构是指网线的布线顺序和布线结构。当使用高速逻辑器件时,除非布线支路的长度保持很短,否则边沿的快速变化信号将被信号干线上的支线失真。
 
通常,PCB布线使用两种基本拓扑结构:菊花链(菊花链)布线和星形(星形)布线。对于菊花链布线,布线从驱动端开始并依次到达每个接收端。如果使用串联电阻来改变信号特性,则串联电阻的位置应靠近驱动端。菊花链布线在控制线路的高次谐波干扰方面效果最佳。但这种布线方式具有最低的布顿率并且不容易100%布通过。
在实际设计中,大家要使菊花链布线的分支长度尽可能短,安全长度值应为:Stub Delay <= Trt * 0.1。例如,高速TTL电路中的分支末端长度应小于1.5英寸。这种拓扑结构消耗的布线空间更少,并且可以通过单个电阻匹配来结束。
 
然而,这种布线结构使得不同信号接收端的信号接收不同步。星形拓扑可以有效地避免时钟信号的不同步骤的问题,但是很难在高密度PCB板上手动完成布线。使用自动接线装置是完成星形接线的最佳方法。每个分支都需要终端电阻。终端电阻的电阻值应与连接的特征阻抗相匹配。
 
这可以手动计算,并且特征阻抗值和终端匹配电阻值也可以通过CAD工具计算。在上面的两个例子中,使用简单的终端电阻器,并且实际上可以选择更复杂的匹配终端。第一个选项是RC匹配终端。 RC匹配端子可以降低功耗,但只能用于信号工作更稳定的情况。这种方法最适合匹配时钟线信号。
 
缺点是RC匹配端子中的电容可能影响信号的形状和传播速度。串联电阻匹配端子不会产生额外的功耗,但会减慢信号的传输速度。该方法用于总线驱动电路,对时间延迟影响很小。
 
串联电阻匹配端子的优点是可以减少电路板上使用的器件数量和连接密度。最后一种方法是分离匹配终端,这样匹配元件需要放置在接收端附近。优点是它不会降低信号并且可以很好地避免噪声。
 
典型的TTL输入信号(ACT,HCT,FAST)。此外,还必须考虑端子匹配电阻的封装类型和安装类型。 SMD表面贴装电阻通常具有比通孔元件更低的电感,因此SMD封装元件是首选。
 
如果选择常见的直插式电阻,还有两种安装选项:垂直和水平。垂直安装方法中的电阻器的短安装销减小了电阻器和电路板之间的热阻,使得电阻器的热量更容易排放到空气中。但是,较长的垂直安装会增加电阻器的电感。由于安装低,水平安装模式的电感较低。
 
但是,过热电阻会漂移,在最坏的情况下电阻变得开放,导致PCB布线端匹配失效,成为潜在的失效因素。
 
6.3抑制电磁干扰的方法信号完整性问题的良好解决方案将改善PCB板(EMC)的电磁兼容性。其中最重要的是确保PCB板具有良好的接地。使用具有接地层的信号层进行复杂设计是非常有效的。另外,电路板最外层信号的最小密度也是减少电磁辐射的好方法,这种方法可以采用“表面积层”技术“构建”设计来做PCB。表面区域层是通过在普通工艺PCB上添加薄绝缘层和用于穿过这些层的微孔组合来实现的,电阻和电容可以埋在表面下,并且单位面积上的线密度将几乎增加一次,从而减少了PCB的体积。 PCB面积的减小对布线的拓扑结构有很大影响,这意味着缩小电流环路并缩小支路的长度,而电磁辐射与电流电路的面积大致成比例,而体积小功能意味着可以使用高密度PIN封装器件,从而减少连接长度,从而减少电流环路,
 
改善电磁兼容特性。
 
6.4可以使用的其他技术为了减少IC芯片电源的瞬间电压过冲,应该为IC芯片增加去耦电容。
 
这有效地消除了毛刺对电源的影响,并减少了印刷电路板上电源回路的辐射。当去耦电容直接连接到集成电路的功率管支路而不是功率层时,光滑的毛刺效果最佳。
 
这就是为什么某些器件插座具有去耦电容的原因,而其他器件则要求去耦电容足够小以使器件保持距离。
 
任何高速和高功率器件应尽可能放在一起,以减少电源电压的瞬时过冲。
 
如果有我如果没有电源层,则长电源连接将在信号和环路之间形成环路,成为辐射源和易感应电路。 构成不跨越相同网络电缆或其他布线的环路的路由称为开环。 如果环路穿过相同的网络电缆,则其他布线形成闭环。 在这两种情况下,都形成了天线效应(线天线和环形天线)。 天线会向外界产生EMI辐射,并且本身就是敏感电路。 闭环是一个必须考虑的问题,因为它产生的辐射大致与闭环区域成比例。

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