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混合集成电路的EMC设计

编辑:PCB    来源:未知    发布时间:2019-03-09 18:17    浏览量:
 
 
1混合集成电路(Hybrid Integrated Circuit)是由半导体集成工艺和厚(薄)膜工艺组合而成的集成电路。该混合集成电路是一种用于生产厚膜或薄膜元件及其互连的成膜方法,并且在同一基板中将分离的半导体芯片,单片集成电路或微元件混合组装,再加上封装。
 
它具有组装密度大,可靠性高,电气性能好的特点。随着电路板尺寸的减小,布线密度的增加和工作频率的增加,电路中的电磁干扰现象越来越突出,电磁兼容问题成为电子设备正常运行的关键。系统。
 
电路板的电磁兼容设计成为系统设计的关键。
 
2电磁兼容原理
 
电磁兼容性是指电子设备??和电源在某些电磁干扰环境下正常可靠工作的能力,以及电子设备和电源限制自身产生电磁干扰,避免干扰周围其他电子设备的能力。他们。
 
任何电磁干扰的发生必须具备三个基本条件:第一,有干扰源,即产生有害的电磁场装置或设备;第二,有一种方法来传播干扰,通常认为有两种方式:传导耦合模式和辐射耦合模式,第三种是具有易受干扰的敏感设备
 
因此,解决电磁兼容问题应针对电磁干扰的三个要素,逐一解决:降低干扰成分的干扰强度,切断干扰的传播,降低系统干扰的灵敏度。混合集成电路设计中的电磁干扰是:传导干扰,串扰干扰和辐射干扰。在解决EMI问题时,首先要确定发射源的耦合路径是传导,辐射还是串扰。
 
如果在包含附近信号的导向器附近出现高振幅的瞬态电流或快速上升的电压,则电磁干扰的问题主要是串扰。如果干扰源和敏感设备之间存在完整的电路连接,则是传导干扰。
 
辐射干扰发生在传输高频信号的两条平行线之间。
 
3电磁兼容性设计在混合集成电路的电磁兼容性设计中,首先要进行功能测试,测试电磁兼容性指标是否能满足方案确定的电路要求,并将参数修改为如果不满足则达到指标,如发射功率,工作频率,重新选择设备等。第二是做保护设计,包括过滤,屏蔽,接地和拼接设计。第三是做好调整设计的布局,包括检查的整体布局,元件和电线布局检查。
 
通常,电路的电磁兼容性设计包括:工艺和部件的选择,电路布局和导体的敷设等。
 
3.1工艺和组件的选择混合集成电路有三种制造工艺,单层膜,多层厚膜和多层共烧厚膜。薄膜工艺可以生产用于高密度混合电路的小尺寸,低功率和高电流密度元件,具有高质量,稳定性,可靠性和灵活性,适用于高速高频和高封装密度电路。但是,只能进行单层布线,成本高。多层厚膜工艺可以以较低的成本制造多层互连电路,从电磁兼容性的角度来看,多层布线可以减少电路板的电磁辐射,提高电路板的抗干扰能力。因为可以设置特殊的功率层和层,所以信号和地线之间的距离仅是层间距离。
 
通过这种方式,可以最小化电路板上所有信号的环路面积,从而有效地减少差模辐射。其中,多层共燃厚膜技术具有更多优势,是目前被动整合的主流技术。它可以实现更多层布线,易于埋设元件,提高装配密度,具有良好的高频特性和高速传输特性。
 
此外,与薄膜技术具有良好的兼容性,薄膜技术将混合多层电路与更高的装配密度和更好的性能相结合。 混合电路中的有源器件一般选择裸芯片,没有裸芯片可以选择相应的封装芯片,为了获得最佳的EMC特性,尽量选择表贴片芯片。 在满足产品技术规格的前提下选择芯片,尽量选择低速时钟。 在HC中不能使用ac,cmos4000可以在没有HC的情况下完成。
 
电容应具有低等效串联电阻,可避免对信号造成大的衰减。
 
混合电路的封装可采用切割金属的底盖和壳盖,平行缝焊具有良好的屏蔽效果。
3.2电路布局在混合微电路的布局划分中,首先应考虑三个主要因素:输入/输出引脚数,器件密度和功耗。
一个实际的规则是片状元件占据基板的20%的面积,并且每平方英寸的耗散功率不大于2W。在器件布局中,原则上,相互关联的器件应尽可能接近,数字电路,模拟电路和电源电路分开放置,高频电路和低频电路分开放置。容易发生噪声的器件,小电流电路,大电流电路等应尽可能远离逻辑电路。主要的干扰和辐射源,如时钟电路和高频电路,应分开布置,远离敏感电路。
 
输入和输出芯片应位于靠近混合电路封装的I / O插座上。高频元件尽可能缩短连接间距,减少分布参数和相互之间的电磁干扰,容易受到干扰,元件不能太靠近,输入和输出尽可能远。振荡器尽可能靠近使用时钟芯片的位置,并远离信号接口和低电平信号芯片。
 
元件应平行或垂直于基板的一侧,尽可能使元件平行排列,这不仅会降低元件之间的分布参数,而且符合混合电路制造工艺,易于生产。在混合电路基板上,应布置引线焊盘的电源和接地,优选均匀分布许多电源和接地I / O连接。
 
裸芯片的安装区域连接到最负电位平面。
 
当选择多层混合电路时,电路板的层间布置随特定电路而变化,但通常具有以下特性。
 
(1)电源和内层的形成分布,可视为屏蔽层,可以很好地抑制电路板固有的共模射频干扰,降低高频电源的分布阻抗。
 
(2)电源板和接地层尽可能彼此相邻,一般平面位于电源平面上方,这样层间电容可用作电源的平滑电容,同时接地平面给电源平面分配的辐射电流起到屏蔽作用。
 
(3)布线层应尽可能与电源或接地层相邻,以产生助焊剂消除效果。
 
3.3导线布局在电路设计中,往往只注意提高布线密度,或追求均匀布局,忽略线路布局对防止干扰的影响,使大量信号辐射到空间形成干扰,可能导致更多的电磁兼容问题。
 
因此,良好的布线是设计成功的关键。
 
3.3.1接地线的布局接地线不仅是电路工作的潜在参考点,还可以用作信号的低阻抗环路。地线上更常见的干扰是接地回路电流引起的接地回路干扰。解决这种干扰问题相当于解决了大多数电磁兼容问题。地线上的噪声主要影响数字电路的地电平,而数字电路输出低于法线,这对地线的噪声更敏感。对地线的干扰不仅可能导致电路的错误动作,还会引起传导和辐射发射。
 
因此,减少这些干扰的重点是最小化地线的阻抗(对于数字电路,降低接地电感尤为重要)。
 
地面布局应注意以下几点:
 
(1)根据不同的电源电压,数字电路和模拟电路分别设置地线。 (2)公共地线尽可能大胆。当使用多层厚膜工艺时,可以专门设置地面,这有助于减小环路面积,但也降低了接收天线的效率。
 
并可用作信号线的屏蔽体。
 
(3)应避免梳理接地线,这种结构使信号回流回路非常大,会增加辐射和灵敏度,而芯片之间的公共阻抗也可能引起电路误动作。
 
(4)当电路板上安装了多个芯片时,会有在地线上有很大的电位差,地线应设计成闭环,以提高电路的噪声容限。
 
(5)具有模拟和数字功能的电路板,通常在模拟和数字位置分开,仅在电源处连接。
 
3.3.2电源线的布局通常,除电磁辐射直接引起的干扰外,电源线引起的电磁干扰最常见。
 
因此,电源线的布局也很重要,通常应遵循以下规则。 (1)电源线尽可能靠近地线,以减少供电回路面积,差模辐射小,有助于减少电路干扰。
 
不同电源的电源回路彼此不重叠。 (2)采用多层工艺时,模拟电源与数字电源分开,避免相互干扰。
 
不要将数字电源与模拟电源重叠,否则会产生耦合电容并破坏分离度。 (3)电源平面和接地平面可以用完全介质分开,当频率和速度很高时,应选择低介电常数介质浆料。
 
电源平面应靠近接地平面并布置在接地平面下,以屏蔽电源平面分布的辐射电流。 (4)芯片的电源引脚和接地引脚之间应该去耦。
 
去耦电容采用0.01uF芯片电容,应接近芯片安装,使去耦电容电路区尽可能。
 
(5)选择SMD芯片时,尽量选择电源引脚和接地引脚更靠近芯片,可以进一步减小去耦电容的供电回路面积,有利于实现电磁兼容性。
3.3.3信号线的布局当使用单层薄膜工艺时,一种简单而合适的方法是首先敷设地线,然后是关键信号,如高速时钟信号或接近它们的敏感电路接地回路布局,最后到其他电路接线。
 
信号线的排列最好根据信号的流程顺序排列,以使电路板上的信号顺利进行。如果要使EMI最小化,请保持信号线尽可能靠近它所构成的回流信号线,以使环路面积尽可能小以避免辐射干扰。低电平信号通道不能靠近高电平信号通道和非滤波电源线,噪声敏感布线不应与大电流和高速开关线平行。如果可能,将所有关键线排列成带状线。不兼容的信号线(数字和模拟,高低速,大电流和小电流,高压和低压等)应该相互远离,不要走平行线。
 
信号之间的串扰对相邻平行线的长度和行间距非常敏感,因此尽可能地使高速信号线和其它并行信号线之间的间隔大大减小,并且平行长度变窄。引导带的电感与其长度和长度的对数成比例,并与其宽度的对数成反比。因此,导带应尽可能短,同一组件的地址线或数据线尽量保持相同的长度,尽可能避免电路的输入和输出线相邻平行,优选地,在接地线之间,可以有效地抑制串扰。
 
低速信号的布线密度可以比较大,高速信号的布线密度应该尽可能小。
 
在多层厚膜工艺中,除了遵守单层布线规则外还应注意:尽量设计一个单独的地面,信号层布置是相邻的形成。不使用时,必须在高频或敏感电路附近设置地线。分布在不同层上的信号线方向应相互垂直,这样可以减小线间电场与磁场之间的耦合干扰。同一层上的信号线保持一定的间隔,优选地通过相应的地线环路隔离,减少了线路之间的信号串扰。每条高速信号线限于同一层。
 
信号线不应太靠近基板边缘,否则会引起特征阻抗的变化,容易产生边缘场,增加向外辐射。
 
3.3.4时钟线的布局时钟电路在数字电路中起着重要作用,它也是电磁辐射产生的主要来源。沿辐射能谱上升2ns的时钟信号可达到160MHz。因此,时钟电路的设计是确保整个电路实现电磁兼容性的关键。
 
关于时钟电路的布局,注意以下注意事项:
 
(1)不要使用菊花链结构传输时钟信号,而应采用星形结构,即所有时钟负载与时钟电源驱动器直接相连。
 
(2)连接到晶体输入/输出端的所有导带尽可能短,以减少噪声干扰和分布电容对晶体振动的影响。 (3)晶体电容接地线应使用尽可能宽和短的导带连接到器件,并且应使最接近晶体振动的数字引脚最小化。

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