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PCB设计中小间距QFN封装引入的串扰抑制方法

编辑:PCB    来源:未知    发布时间:2018-11-11 08:33    浏览量:
随着速度和高密度电路设计的发展趋势,QFN封装已被用于0.5mm间距或甚至更小的间距。随着传输速率的提高,小间距QFN器件引入的PCB线扇出区域的串扰问题也越来越突出。对于8Gbps及以上的高速应用,应注意避免此类问题,并为高速数字传输链路提供更多余量。
 
本文对PCB设计中小间距QFN封装引入的串扰抑制方法进行了仿真分析,为此类设计提供了参考。
 
首先,问题分析在PCB设计中,QFN封装器件通常使用微带线从顶层或底层扇出。对于小间距QFN封装,需要注意微带线之间的距离和扇出区域中行走线的长度。
图1是0.5间距QFN封装的尺寸图。
0.5间距QFN封装的尺寸图
图II是采用0.5mm间距QFN封装的6层PCB设计,典型的1.6mm板厚:
QFN封装PCB设计顶层布线
差分线宽/线距为:8/10,线距参考层7MIL,FR4板。
PCB差分线间距和层压板
从上面的设计中大家可以看出,在扇出区域中,间距和线间距内的差异是相等的,这将增加差分对之间的串扰。
差分模式端口定义和串扰仿真结果
 
图IV是上述设计的差模的近端串扰和远端串扰的模拟结果,其中D1~D6是差分端口。
 
从仿真结果可以看出,即使在行走线较短的情况下,端口D1到D2的差异接近5GHz的串扰在-40db以上,在10GHz达到-32db,15GHz的远端串扰达到-40db。对于10Gbps及以上的应用,有必要
 
串扰经过优化,可将串扰控制在-40db以下。
 
II。优化方案分析
 
对于PCB设计,更直接的优化方法是使用紧耦合差分布线,增加差分对之间的行间距,并减少差分对之间的平行线距离。
图V是使用紧耦合差分线进行上述设计的串扰优化示例:
紧耦合差分接线图
图VI是上述设计的差模的近端串扰和远端串扰的仿真结果:
紧耦合检查端口定义和串扰模拟结果
从优化的仿真结果可以看出,采用紧耦合增加差分对之间的间距可以减小差分对之间的近端串扰,在0~20g的频率范围内为4.8~6.95db。在5g~20g的频率范围内,远端串扰减少约1.7~5.9db。
近端/远端串扰优化统计除了在布线期间打开差分对之间的间距和减小平行距离之外,大家还可以调整差分线布线层与参考平面之间的距离以抑制串扰。参考层越近,抑制串扰越有利。
在紧耦合布线方法的基础上,大家将顶层与其参考层之间的距离调整为7mil至4mil。
叠加调整图
基于上述优化仿真,仿真结果如下:
层叠调整后串扰的仿真结果值得注意的是,当大家调整线与参考平面之间的距离时,差分线的阻抗也会发生变化,需要调整差分布线以满足目标阻抗的要求。在芯片的SMT焊盘距离变小之后,阻抗也将变得更低,并且SMT焊盘的阻抗需要在SMT焊盘的参考平面上被优化。
特定挖空的尺寸需要根据堆垛情况通过模拟确定。
QFN焊板层压调整后阻抗优化图
从仿真结果可以看出,在调整线与参考平面之间的距离后,利用紧耦合增加差分对之间的间距可以使差分对之间的近端串扰减小8.8~12.3。 db在0~20g的频率范围内。远端串扰在0~20g范围内减小2.8~9.3db。
近端/远端串扰优化统计
 
III。结论通过仿真优化,大家可以减少由PCB上的小间距QFN封装引起的近端差分串扰8~12db,dista

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